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Controllability of Self-Aligned Planar Metal Double-Gate Four-Terminal LT Poly-Si TFTs on Glass Substrate
| Content Provider | Semantic Scholar |
|---|---|
| Author | Ohsawa, Hiroki |
| Copyright Year | 2015 |
| Abstract | 【はじめに】本研究の目的はガラス上に高速・低消費電力 poly-Si 薄膜ト ランジスタ(TFT)を作製することにある。我々はガラス上に自己整合四端 子平面型メタルダブルゲート低温 poly-Si TFT (4T E-MeDG LT poly-Si TFT) を実現し、高い性能を実現している。実現した TFT はトップゲート酸化 膜(TG SiO2)50 nm、ボトムゲート酸化膜(BG SiO2)100 nm であった。今回、 四端子 TFT の制御性を確認するため、TG SiO2=75 nm、BG SiO2=150 nm の n-ch および p-ch の 4T E-MeDG LT poly-Si TFT を形成 し、その性能を検討した。 【実験】4T E-MeDG LT poly-Si TFT の作製プロセス は過去の報告と同じである。ゲート酸化膜(SiO2)は PECVD で成長し、その厚さはトップが 75 nm、ボト ムが 150 nm である。チャネル Si は、アモルファス Si を 75 nm 成長後、半導体励起固体 CW グリーンレ ーザ(Nd:YVO4, 532 nm)を利用した CLC 結晶化によ り大粒径のラテラル結晶を実現した。N-ch はリン注 入、p-ch は BF2 注入を利用している。最高プロセス 温度は 550°Cである。 【結果および考察】図 2 および図3は、一方をドラ イブゲート、他方を制御ゲートとして動作させた場 合のトランスファ特性を示している。図2は n-ch TFT、図3は p-ch TFT である。ともに制御ゲート電 圧によって Vth の変化が確認できる。図4は、γ=Δ Vth/ΔVCG(ここで VCGは制御ゲートの電圧)の実験 値を示してある。なお( )内の数値は理論的に 予想される値である。N-ch の場合には理論値に近い 値が得られており、4端子として正常に動作してい ることが確認できる。一方、理論値との微妙な値の 差異は、チャネルが poly-Si であること、PECVD に よって形成された SiO2ゲート絶縁膜であること、低 温プロセスであることに起因して、poly-Si 中の欠陥、 SiO2 中や界面の荷電中心の作用によると考えられる。 一方、p-ch の場合には、もともと Vthが負に大きくシ フトしているため(原因は不明)、理論値との正確な 比較は難しいが、BG の Vth 変調は、TG ドライブ時 の約2倍近くあることから、p-ch においても 4 端子 として正常に動作していると考えている。 【まとめ】TG SiO2=75 nm、BG SiO2=150 nm の 4T E-MeDG LT poly-Si TFT を形成し、n-ch、p-ch ともに 4端子 TFT として正常に動作していることを確認し た。 【謝辞】本研究は、科学研究費基盤(C) 25420339 に より援助された成果を含んでいる。 【参考文献】(1) A. Hara et al.: IEICE Trans.on Electron.E97-C (2014) 1048. (2) A. Hara et al.: Jpn. J. Appl. Phys. 43 (2004) 1269. (3) M. Masahara et al.:IEEE Trans. Electron Devices 52 (2005) 2046. (4) M. Masahara et al.:IEEE Trans. Nanotech.5 (2006) 716. Source Drain |
| File Format | PDF HTM / HTML |
| Alternate Webpage(s) | https://confit.atlas.jp/guide/event-img/jsap2015s/13a-P14-4/public/pdf?type=in |
| Language | English |
| Access Restriction | Open |
| Content Type | Text |
| Resource Type | Article |
