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Design of bias circuit for charge pump in 130nm BiCMOS technology
| Content Provider | Semantic Scholar |
|---|---|
| Author | González-Avalos, Diego A. |
| Copyright Year | 2018 |
| Abstract | El presente trabajo muestra el diseno de un circuito de polarizacion en la tecnologia de 130nm BiCMOS con las herramientas de diseno de Cadence. El circuito de polarizacion es parte de un circuito Charge Pump (CP), el cual a su vez es parte de un circuito PLL (Phased Locked Loop) que se utilizara en una implementacion de senal mixta de un Recuperador de Datos (CDR). Al inicio del trabajo se presenta una descripcion general de los modulos analogicos y digitales que conforman el proyecto. La topologia de diseno propuesta refleja la enorme dependencia del circuito de polarizacion con el circuito CP. Un circuito replica permite “seguir” las variaciones de carga y descarga de corriente del circuito CP para compensar mediante un OTA (Operational Transconductance Amplifier) el nivel de voltaje requerido en los transistores del circuito diferencial del CP. El proceso de diseno, la generacion de esquematicos y bancos de pruebas son mostrados durante los primeros capitulos del trabajo. La verificacion del diseno pre-layout a traves del proceso de esquinas, asi como el uso el uso de las herramientas de verificacion de reglas de diseno post-layout son mostradas durante los capitulos finales. |
| File Format | PDF HTM / HTML |
| Alternate Webpage(s) | https://rei.iteso.mx/bitstream/handle/11117/5765/Design%20of%20bias%20circuit%20for%20charge%20pump%20in%20130nm%20BiCMOS%20technology.pdf?sequence=2 |
| Language | English |
| Access Restriction | Open |
| Content Type | Text |
| Resource Type | Article |
