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Diseño e implementación sobre hardware reconfigurable de una arquitectura para la emulación en tiempo real de redes neuronales celulares
| Content Provider | Semantic Scholar |
|---|---|
| Author | Álvarez, Martínez Javier, José |
| Copyright Year | 2012 |
| Abstract | En esta Tesis se propone el diseno y la implementacion sobre hardware reconfigurable de una arquitectura para la emulacion en tiempo real de redes neuronales celulares (CNN). El proceso de diseno de la arquitectura, comienza con el planteamiento de diferentes metodos de discretizacion del modelo continuo original de la red CNN. A partir de dichos metodos se obtienen distintas aproximaciones que son simuladas y comparadas entre si con el fin de comprobar su funcionalidad y determinar cual de ellas proporciona los mejores resultados con el menor coste computacional. La aproximacion con mejores prestaciones es elegida para desarrollar el algoritmo de computo que describe la arquitectura hardware de la red CNN. La metodologia de desarrollo utilizada, explora diferentes alternativas para optimizar la arquitectura CNN desde el punto de vista de su implementacion hardware sobre FPGAs. A partir de la paralelizacion y adaptacion del algoritmo de computo se desarrollan dos arquitecturas hardware diferentes denominadas Carthago y Carthagonova. Estas arquitecturas describen el funcionamiento de una Celda CNN, desenrollada en Etapas, que permite emular secuencialmente el procesamiento realizado por las redes CNN. La principal caracteristica de estas arquitecturas es la capacidad que tienen para procesar la informacion en flujo de datos y en tiempo real. Las soluciones propuestas tiene como principal objetivo conseguir el mejor equilibrio entre la velocidad de procesamiento y el consumo de recursos hardware de la FPGA, asi como evitar el uso de dispositivos de memoria externa que reducen la velocidad de procesamiento del sistema e incrementan su tamano. Se proponen diferentes alternativas para implementar las arquitecturas sobre dispositivos FPGAs. Una de ellas consiste en utilizar una tecnica de sincronizacion self-timed, eficiente en area-tiempo, que es definida mediante un lenguaje de descripcion hardware tradicional (VHDL), instanciando primitivas de bajo nivel y realizando el emplazamiento de los componentes de forma manual. Otra alternativa consiste en una descripcion en VHDL estructural a nivel RTL y sincronizacion convencional, donde los componentes self-timed son sustituidos por componentes estandar. Se propone ademas la implementacion de una de las arquitecturas sobre un computador reconfigurable de altas prestaciones (HPRC), compuesto por un microprocesador de proposito general y un coprocesador basado en FPGAs, encargado de acelerar la ejecucion de los algoritmos mediante hardware. El particionamiento hardware/software y el proceso de co-diseno se realizan usando las herramientas de desarrollo a nivel de sistema (ESL) de Impulse Accelerated Technologies (Impulse-C) y la plataforma HPRC DS1002 de DRC Computers. Los principales resultados obtenidos de las diferentes implementaciones son mostrados con el fin de demostrar la funcionalidad de las arquitecturas y analizar sus principales prestaciones. Las diferentes combinaciones consideradas, entre tecnicas de implementacion y las arquitecturas propuestas, muestran que la arquitectura Carthagonova, implementada a nivel estructural, presenta importantes ventajas a considerar. En primer lugar, la arquitectura facilita la emulacion de redes CNN complejas, compuestas por cientos de miles de millones de neuronas, sobre sistemas embebidos basados en FPGAs. En segundo lugar, el excelente compromiso alcanzado entre velocidad de procesamiento y consumo de recursos hardware hace que sea una interesante solucion a considerar frente a otras alternativas de la literatura. Finalmente, la versatilidad y las prestaciones de la arquitectura disenada permiten dar soporte al desarrollo de sistemas de procesamiento de video en tiempo real y al diseno de aplicaciones basadas en modelos neuronales bioinspirados. La arquitectura CNN propuesta es utilizada para desarrollar un modelo artificial de la primera sinapsis de la retina, incorporando algunas de las principales caracteristicas de los circuitos neuronales considerados. El modelo esta basado en los campos receptores de las celulas bipolares y su objetivo es emular, mediante hardware reconfigurable, el procesamiento espacial basico realizado por la retina. Al igual que ocurre en la primera sinapsis de la retina, se observa que el modelo artificial propuesto lleva a cabo la deteccion del contraste y la discriminacion visual de detalles en funcion de la influencia de los factores de convergencia y de inhibicion lateral de los circuitos neuronales implementados. Finalmente, se propone el diseno y la implementacion de un sistema de computo distribuido, basado en multiples FPGAs, que permite el desarrollo de aplicaciones embebidas de procesamiento de video en tiempo real con redes CNN multi-capa (ML-CNNs) complejas y de gran tamano. El sistema procesa la informacion de video en flujo de datos (en modo progresivo) y proporciona una salida de video estandar compatible con el formato VGA industrial. http://repositorio.bib.upct.es/dspace/ |
| Starting Page | 1 |
| Ending Page | 1 |
| Page Count | 1 |
| File Format | PDF HTM / HTML |
| DOI | 10.31428/10317/2763 |
| Alternate Webpage(s) | http://repositorio.upct.es/bitstream/handle/10317/2763/jjma.pdf?isAllowed=y&sequence=1 |
| Alternate Webpage(s) | https://doi.org/10.31428/10317%2F2763 |
| Language | English |
| Access Restriction | Open |
| Content Type | Text |
| Resource Type | Article |
