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Forwarding 機構を提案し、シミュレータによる評価を行った。 Register Forwarding Mechanisms on VLDP 3 Architecture
| Content Provider | Semantic Scholar |
|---|---|
| Author | Tanaka, Yuji Irie, Hidetsugu Hattori, Naoya Sakai, Shuichi Tanaka, Hidehiko |
| Copyright Year | 2003 |
| Abstract | The next-generation architecture VLDP3 has many ALUs in order, and directly executes dataflow with ALUs. VLDP3 transfers data among ALUs with low latency, but data communication with register unit increases latency because of the complexity of switching logic, and so on. In this paper, in order to decrease register access latency among ALUs and register unit, we proposed register forwarding mechanisms among many ALUs which don't access register unit, and evaluated them by simulation results. 1 はじめに 半導体技術の進歩によって半導体プロセスが 微細化し、チップ上に多数の資源を使用するこ とができるようになった。しかしプロセスの微 細化に伴って配線遅延の影響を無視できなくな るなど、性能低下を招く新たな要因を考慮する 必要が出てきた。そのため近年では、性能のト レードオフを考えた新しいプロセッサ・アーキテ クチャとして、多数のALUで構成された実行機 構を持つ VLDP3などが研究されている [6]。 多数ALUを規則的に配置した ALU-Net構造 では、ALU-Netにデータフローを割り当てて直 接実行する [6]。この方式を使うとALU間のデー タ転送が低レイテンシで行えるが、レジスタか らデータを読み書きするためのレイテンシが相 対的に増大してしまう。従来手法を使ってレジス タを介さない Forwardingを ALU 間で行えば、 レイテンシの増加が抑えられる。しかし任意の ALU 間で Forwardingを行おうとするとロジッ クが複雑化してしまい、レイテンシ削減は難し くなってしまう。そこで、多数ALUで構成され † 東京大学 § Graduate School of Information Science and Technology, University of Tokyo た実行機構に適した Forwarding機構を考える必 要が出てくる。 本稿では、VLDP3の実行機構とレジスタ機構 の概略を述べ、レジスタ依存によって生じるレ イテンシを抑えるメカニズムを考えていく。従 来手法の問題点をまとめ、VLDP3のような多数 演算器構成の実行機構において、多数の演算器 間でレジスタ値を Forwardingするための手法を 提案し、その機構をシミュレータに実装して評 価する。 2 VLDP3の概要 本章では VLDP3アーキテクチャの概要につ いて実行機構を中心に述べる。 2.1 ALU-Netの構成とネットワーク VLDP3の実行機構は、複数のNodeを規則的 に並べ、各 Node間を短い配線 (Local Wire)で 結合した ALU-Netである。Nodeは演算処理を 行う最小単位で、ALU(演算ユニット)と制御ロ ジックから成る。各Nodeのロジックは小規模か つ単純であるため、ALU-Netを大規模化しても 複雑化が抑えられる利点がある。 ALU-Netのモデルを図 1に示す。各Nodeは、 ALU と Operand Buffer、そして小規模な Issue Logicから成る。IBは多重実行されるため、 Operand Bufferは小規模なリザベーション・ス テーションの役割を果たす。Issue Logicは命令 の発火を制御する。発火された命令から順に演算 を行い、演算結果を Routerを通して次の Node へと転送する。各 Node間を結ぶ Local Wireは 短い配線で、配線遅延の影響を受けにくい。な おかつ単純なロジックで制御されるので、低レ イテンシのデータ転送を可能にする。次の Node を繋ぐ配線は図のように 3本に限定したものを 想定する。 |
| File Format | PDF HTM / HTML |
| Alternate Webpage(s) | http://lab.iisec.ac.jp/~tanaka_lab/images/pdf/kennkyukai/kennkyukai-03-04.pdf |
| Language | English |
| Access Restriction | Open |
| Content Type | Text |
| Resource Type | Article |