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Logic Integrated Circuit
| Content Provider | The Lens |
|---|---|
| Description | La présente invention concerne un circuit logique programmable intégré au moyen duquel il est possible de réduire le courant de fuite tout en empêchant une augmentation du nombre de fils de connexion et une augmentation conséquente de zone occupée. Ce circuit logique intégré est un circuit d'opération logique qui comporte une pluralité de premières cellules de commutation comprenant des éléments de résistance variable et une pluralité de secondes cellules de commutation comprenant des éléments de résistance variable, le circuit logique intégré comprenant : un premier port de sortie et un second port de sortie; la pluralité de premières cellules de commutation permettent de commuter les connexions électriques entre un premier fil et un troisième fil; la pluralité de secondes cellules de commutation permettent de commuter les connexions électriques entre un second fil et le troisième fil; un premier transistor de commande qui est connecté au premier fil et qui est destiné à commuter les connexions électriques entre le premier fil et une première ligne d'alimentation fournissant le courant au premier fil; et un second transistor de commande qui est connecté au second fil et qui est destiné à commuter les connexions électriques entre le second fil et la première ligne d'alimentation fournissant le courant au second fil. 接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減することが可能な、プログラマブル論理集積回路を提供する。論理集積回路は、抵抗変化素子を含む複数の第１スイッチセルと、抵抗変化素子を含む複数の第２スイッチセルとを有する論理演算回路であって、第１の出力ポート及び第２の出力ポートと、第１の配線と第３の配線との電気的な接続を切り替える上記複数の第１スイッチセルと、第２の配線と上記第３の配線との電気的な接続を切り替える上記複数の第２スイッチセルと、上記第１の配線に接続され、上記第１の配線に電力を供給する第１の電源線と上記第１の配線との電気的な接続を切り替える第１制御トランジスタと、上記第２の配線に接続され、上記第２の配線に電力を供給する上記第１の電源線と上記第２の配線との電気的な接続を切り替える第２制御トランジスタと、を含む。 |
| Abstract | The present invention provides a programmable logic integrated circuit with which it is possible to reduce leakage current while inhibiting increase in the number of connection wires and a consequent increase in occupied area. This logic integrated circuit is a logic operation circuit that has a plurality of first switch cells including variable resistance elements and a plurality of second switch cells including variable resistance elements, the logic integrated circuit comprising: a first output port and a second output port; the plurality of first switch cells for switching the electrical connections between a first wire and a third wire; the plurality of second switch cells for switching the electrical connections between a second wire and the third wire; a first control transistor which is connected to the first wire and which is for switching the electrical connections between the first wire and a first power line supplying power to the first wire; and a second control transistor which is connected to the second wire and which is for switching the electrical connections between the second wire and the first power line supplying power to the second wire. |
| Related Links | https://www.lens.org/lens/patent/011-800-444-437-524/frontpage |
| Language | Japanese |
| Publisher Date | 2019-03-28 |
| Access Restriction | Open |
| Alternative Title | Circuit Logique Intégré 論理集積回路 |
| Content Type | Text |
| Resource Type | Patent |
| Date Applied | 2018-09-14 |
| Agent | Shimosaka Naoki |
| Applicant | Nec Corp |
| Application No. | 2018034150 |
| Claim | 抵抗変化素子を含む複数の第１スイッチセルと、抵抗変化素子を含む複数の第２スイッチセルとを有する論理演算回路であって、 第１の出力ポート及び第２の出力ポートと、 第１の方向に沿って配置され、前記第１の出力ポートに接続される複数の第１の配線と、 前記第１の方向に沿って配置され、前記第２の出力ポートに接続される複数の第２の配線と、 前記第１の配線及び前記第２の配線に沿って配置された複数の第１の書き込み制御線と、 第２の方向に沿って配置された複数の第３の配線と、 前記第３の配線に沿って配置された複数の第２の書き込み制御線と、 前記第１の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第１の配線と前記第３の配線との電気的な接続を切り替える前記複数の第１スイッチセルと、 前記第２の配線と前記第３の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第２の配線と前記第３の配線との電気的な接続を切り替える前記複数の第２スイッチセルと、 前記第１の配線に接続され、前記第１の配線に電力を供給する第１の電源線と前記第１の配線との電気的な接続を切り替える第１制御トランジスタと、 前記第２の配線に接続され、前記第２の配線に電力を供給する前記第１の電源線と前記第２の配線との電気的な接続を切り替える第２制御トランジスタと、 前記第１の書き込み制御線に接続され、前記第１の書き込み制御線に電力を供給する第２の電源線と前記第１の書き込み制御線との電気的な接続を切り替える第３制御トランジスタと、 前記第３の配線に接続され、前記第３の配線に電力を供給する第３の電源線と前記第３の配線との電気的な接続を切り替える第４制御トランジスタと、を含む論理演算回路。 請求項１に記載の論理演算回路であって、 前記第１制御トランジスタは、前記複数の第１の配線の数に対応して複数設けられ、前記複数の第１制御トランジスタのゲートは共通に接続されている論理演算回路。 請求項１又は請求項２に記載の論理演算回路であって、 前記第２制御トランジスタは、前記複数の第２の配線の数に対応して複数設けられ、前記複数の第２制御トランジスタのゲートは共通に接続されている論理演算回路。 請求項１乃至請求項３のいずれか一項に記載の論理演算回路であって、 複数の第２の書き込み制御線のうち、前記複数の第１スイッチセルに接続される第２の書き込み制御線に接続された第３制御トランジスタのゲートと、前記複数の第１スイッチセルに接続される第３の配線に接続された第４制御トランジスタのゲートは、前記複数の第１制御トランジスタのゲートに共通に接続されている論理演算回路。 請求項１乃至請求項４のいずれか一項に記載の論理演算回路であって、 複数の第２の書き込み制御線のうち、前記複数の第２スイッチセルに接続される第２の書き込み制御線に接続された第３制御トランジスタのゲートと、前記複数の第２スイッチセルに接続される第３の配線に接続された第４制御トランジスタのゲートは、前記複数の第２制御トランジスタのゲートに共通に接続されている論理演算回路。 請求項１乃至請求項５のいずれか一項に記載の論理演算回路を含むクロスバーメモリと、前記クロスバーメモリの前記第１の出力ポート又は前記第２の出力ポートからの出力を選択して出力するマルチプレクサと、を含むルックアップテーブル。 請求項６に記載のルックアップテーブルであって、 請求項１乃至請求項５のいずれか一項に記載の論理演算回路を複数含み、 一つの前記論理演算回路の前記第１の出力ポートからの出力を選択する複数のスイッチであって、第１導電型のトランジスタの複数のスイッチと、他の一つの前記論理演算回路の前記第２の出力ポートからの出力を選択する複数のスイッチであって、第２導電型のトランジスタの複数のスイッチと、前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチとから導出される出力ノードと、を含むルックアップテーブル。 請求項７に記載のルックアップテーブルであって、 前記第１導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第１導電型のトランジスタのスイッチと、前記第２導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第２導電型のトランジスタのスイッチと、をさらに含むルックアップテーブル。 請求項６乃至請求項８のいずれか一項に記載のルックアップテーブルであって、 前記第１の出力ポート又は前記第２の出力ポートのうち、前記第１の出力ポート又は前記第２の出力ポートからの出力を選択する前記マルチプレクサが選択しない側の前記第１の出力ポート又は前記第２の出力ポートは、パラメータ設定用のデータを出力するルックアップテーブル。 請求項１乃至請求項５のいずれか一項に記載の論理演算回路を含む第１のクロスバーメモリと、請求項１乃至請求項５のいずれか一項に記載の論理演算回路を含む第２のクロスバーメモリと、前記第１のクロスバーメモリの第１の出力ポートからの出力を選択して前記第２のクロスバーメモリの第２の出力ポートへ出力するマルチプレクサと、を備える再構成回路。 請求項１乃至請求項５のいずれか一項に記載の論理演算回路、請求項６乃至請求項９のいずれか一項に記載のルックアップテーブル、又は請求項１０に記載の再構成回路を複数含み、これらを相互に接続させて構成した集積回路。 請求項１乃至請求項５のいずれか一項に記載の論理演算回路、請求項６乃至請求項９のいずれか一項に記載のルックアップテーブル、或いは請求項１０又は請求項１１に記載の再構成回路と、 再構成可能ではないが信号処理機能が可能な演算回路とを含み、 前記論理演算回路、前記ルックアップテーブル又は前記再構成回路と前記信号処理機能が可能な演算回路とが信号切替部を介して相互に信号を送受信する集積回路。 請求項１乃至請求項５のいずれか一項に記載の論理演算回路において、 前記複数の第１スイッチセルと前記複数の第２スイッチセルが含む相補型素子は、バイポーラ型の第１の抵抗変化素子と第２の抵抗変化素子であり、前記第１の抵抗変化素子と前記第２の抵抗変化素子は抵抗変化極性が対向するように配置されている論理演算回路。 請求項１３に記載の論理演算回路において、 前記第１の抵抗変化素子及び前記第２の抵抗変化素子がイオン伝導層を用いた原子移動型素子である論理演算回路。 |
| CPC Classification | PULSE TECHNIQUE ELECTRIC DIGITAL DATA PROCESSING STATIC STORES ELECTRONIC MEMORY DEVICES ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR |
| Extended Family | 011-800-444-437-524 152-994-456-232-922 120-140-379-674-590 010-380-583-649-67X |
| Patent ID | 2019059118 |
| Inventor/Author | Tsuji Yukihide Sakamoto Toshitsugu Miyamura Makoto Nebashi Ryusuke Tada Ayuka Bai Xu |
| IPC | H01L21/82 H01L21/822 H01L21/8239 H01L27/04 H01L27/105 H03K19/177 H10N99/00 |
| Status | Pending |
| Simple Family | 011-800-444-437-524 152-994-456-232-922 120-140-379-674-590 010-380-583-649-67X |
| CPC (with Group) | H03K19/177 H03K19/17756 H03K19/17728 H03K19/1737 H03K19/17704 H03K19/185 G06F7/57 G11C13/0007 G11C13/0011 G11C2213/79 G11C2213/78 G11C13/003 G11C13/0028 G11C13/0026 H10B63/30 H10B63/80 H10N70/245 H10N70/826 H10D84/038 H10D84/01 H10D84/00 G11C13/0069 G11C2013/009 |
| Issuing Authority | United States Patent and Trademark Office (USPTO) |
| Kind | Patent Application Publication |
